產品詳情

Function Single-loop PLL Number of outputs 5 Output frequency (min) (MHz) 0 Output frequency (max) (MHz) 1500 Input type LVCMOS (REF_CLK), LVPECL (VCXO_CLK) Output type LVCMOS, LVPECL Supply voltage (min) (V) 3 Supply voltage (max) (V) 3.6 Features Programmable Delay Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Single-loop PLL Number of outputs 5 Output frequency (min) (MHz) 0 Output frequency (max) (MHz) 1500 Input type LVCMOS (REF_CLK), LVPECL (VCXO_CLK) Output type LVCMOS, LVPECL Supply voltage (min) (V) 3 Supply voltage (max) (V) 3.6 Features Programmable Delay Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
BGA (ZVA) 64 64 mm2 8 x 8 VQFN (RGZ) 48 49 mm2 7 x 7
  • High Performance LVPECL and LVCMOS PLL Clock Synchronizer
  • Two Reference Clock Inputs (Primary and Secondary Clock) for Redundancy Support With Manual or Automatic Selection
  • Accepts LVCMOS Input Frequencies up to 200 MHz
  • VCXO_IN Clock is Synchronized to One of the Two Reference Clocks
  • VCXO_IN Frequencies Up to 2.2 GHz (LVPECL)
  • Outputs Can Be a Combination of LVPECL and LVCMOS (Up to Five Differential LVPECL Outputs or up to 10 LVCMOS Outputs)
  • Output Frequency is Selectable by ×1, /2, /3, /4, /6, /8, /16 on Each Output Individually
  • Efficient Jitter Cleaning From Low PLL Loop Bandwidth
  • Low Phase Noise PLL Core
  • Programmable Phase Offset (PRI_REF and SEC_REF to Outputs)
  • Wide Charge Pump Current Range From
    200 μA to 3 mA
  • Dedicated Charge Pump Supply (VCC_CP) for Wide Tuning Voltage Range VCOs
  • Presets Charge Pump to VCC_CP/2 for Fast Center-Frequency Setting of VC(X)O
  • Analog and Digital PLL Lock Indication
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals (VCXO_IN)
  • Frequency Hold-Over Mode Improves Fail-Safe Operation
  • Power-up Control Forces LVPECL Outputs to 3-State at VCC < 1.5 V
  • SPI Controllable Device Setting
  • 3.3-V Power Supply
  • Packaged in 64-Pin BGA (0.8 mm Pitch – ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C
  • High Performance LVPECL and LVCMOS PLL Clock Synchronizer
  • Two Reference Clock Inputs (Primary and Secondary Clock) for Redundancy Support With Manual or Automatic Selection
  • Accepts LVCMOS Input Frequencies up to 200 MHz
  • VCXO_IN Clock is Synchronized to One of the Two Reference Clocks
  • VCXO_IN Frequencies Up to 2.2 GHz (LVPECL)
  • Outputs Can Be a Combination of LVPECL and LVCMOS (Up to Five Differential LVPECL Outputs or up to 10 LVCMOS Outputs)
  • Output Frequency is Selectable by ×1, /2, /3, /4, /6, /8, /16 on Each Output Individually
  • Efficient Jitter Cleaning From Low PLL Loop Bandwidth
  • Low Phase Noise PLL Core
  • Programmable Phase Offset (PRI_REF and SEC_REF to Outputs)
  • Wide Charge Pump Current Range From
    200 μA to 3 mA
  • Dedicated Charge Pump Supply (VCC_CP) for Wide Tuning Voltage Range VCOs
  • Presets Charge Pump to VCC_CP/2 for Fast Center-Frequency Setting of VC(X)O
  • Analog and Digital PLL Lock Indication
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals (VCXO_IN)
  • Frequency Hold-Over Mode Improves Fail-Safe Operation
  • Power-up Control Forces LVPECL Outputs to 3-State at VCC < 1.5 V
  • SPI Controllable Device Setting
  • 3.3-V Power Supply
  • Packaged in 64-Pin BGA (0.8 mm Pitch – ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C

The CDCM7005 is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O

VC(X)O_IN clock operates up to 2.2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.

The CDCM7005 can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005 are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The built in synchronization latches ensure that all outputs are synchronized for low output skew.

All device settings, like outputs signaling, divider value, and input selection are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.

The device operates in 3.3-V environment and is characterized for operation from –40°C to 85°C.

The CDCM7005 is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O

VC(X)O_IN clock operates up to 2.2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.

The CDCM7005 can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005 are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The built in synchronization latches ensure that all outputs are synchronized for low output skew.

All device settings, like outputs signaling, divider value, and input selection are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.

The device operates in 3.3-V environment and is characterized for operation from –40°C to 85°C.
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技術文檔

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類型 標題 下載最新的英語版本 日期
* 數據表 CDCM7005 3.3-V High Performance Clock Synchronizer and Jitter Cleaner 數據表 (Rev. G) PDF | HTML 2017年 8月 16日
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設計指南 適用于 Xilinx FPGA 的模擬器件 解決方案指南 2012年 4月 24日
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應用手冊 TLK313x/CDCM7005 Multi-hop Performance 2009年 11月 1日
EVM 用戶指南 TSW4100EVM User's Guide (Rev. A) 2008年 9月 16日
產品概述 TSW3003: RF Transmit Signal Chain Demonstration Kit Bulletin 2006年 9月 28日
用戶指南 CDCM7005 (BGA Package) Evaluation Module Manual (Rev. A) 2005年 12月 19日
EVM 用戶指南 CDCM7005 (QFN Package) EVM Users Guide (Rev. A) 2005年 12月 19日
應用手冊 Phase Noise/Phase Jitter Performance of CDCM7005 2005年 7月 26日
EVM 用戶指南 CDCM7005 (QFN Package) EVM Manual 2005年 7月 14日
用戶指南 CDCM7005 (BGA Package) Evaluation Module Manual 2005年 6月 27日

設計和開發

如需其他信息或資源，請點擊以下任一標題進入詳情頁面查看（如有）。

評估板

ADS5474EVM — ADS5474 14 位 400-MSPS ADC 評估模塊

ADS5474EVM 是能讓設計者評估德州儀器 (TI) ADS5474 器件（14 位 400MSPS ADC）的電路板。借助提供的邏輯分析器輸出板，可以使用 Agilent E5405A 或 Tektronix P6980 非接觸式探針直接采集 ADC LVDS 輸出。

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TI.com 上無現貨
評估板

DAC5688EVM — DAC5688 評估模塊

DAC5688EVM 是一塊電路板，它允許設計人員評估具有寬帶 LVDS 數據輸入、集成 2x/4x/8x 內插濾波器、32 位 NCO 和內部參考電壓的德州儀器 (TI) 雙通道 16 位 800MSPS 數模轉換器 (DAC)。EVM 提供了可在各種時鐘、輸入條件下測試 DAC5688 的靈活環境。

它能與 TSW3100 配合使用以執行各種測試程序。TSW3100 生成了測試模式，該模式將通過單行速度可達 250MSPS 的雙路 CMOS 端口被饋送至 DAC5688。DAC5688EVM 具有可使 TSW3100 板與 DAC5688 同步的可編程時鐘芯片。

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仿真模型

CDCM7005 IBIS Model RGZ PKG With PKG Parasitics at 1kHz

SCAC062.ZIP (37 KB) - IBIS Model
下載
仿真模型

CDCM7005 IBIS Model RGZ PKG With PKG Parasitics at 2GHz (Rev. B)

SCAC061B.ZIP (43 KB) - IBIS Model
下載
仿真模型

CDCM7005 IBIS Model ZVA PKG With PKG Parasitics at 2GHz

SCAC060.ZIP (37 KB) - IBIS Model
下載
計算工具

CDC-CDCM7005-CALC — CDC7005 和 CDCM7005 PLL 環路帶寬計算器

This tool helps to determine the right divider values (M, N & P) and to choose the filter type and components. This calculator will help to find out the appropriate loop bandwidth, phase margin, jitter peaking, etc. just varying the loop parameters like PFD frequency, filter components, Charge pump (...)
View Options
設計工具

CLOCK-TREE-ARCHITECT — 時鐘樹架構編程軟件

時鐘樹架構是一款時鐘樹綜合工具，可根據您的系統要求生成時鐘樹解決方案，從而幫助您簡化設計流程。該工具從龐大的時鐘產品數據庫中提取數據，然后生成系統級多芯片時鐘解決方案。
立即設計
光繪文件

CDCM7005BGA EVM Gerber Files

SCAC064.ZIP (669 KB)
下載
光繪文件

CDCM7005QFN EVM Gerber Files

SCAC065.ZIP (567 KB)
下載
模擬工具

PSPICE-FOR-TI — PSpice? for TI 設計和仿真工具

PSpice? for TI 可提供幫助評估模擬電路功能的設計和仿真環境。此功能齊全的設計和仿真套件使用 Cadence? 的模擬分析引擎。PSpice for TI 可免費使用，包括業內超大的模型庫之一，涵蓋我們的模擬和電源產品系列以及精選的模擬行為模型。

借助?PSpice for TI 的設計和仿真環境及其內置的模型庫，您可對復雜的混合信號設計進行仿真。創建完整的終端設備設計和原型解決方案，然后再進行布局和制造，可縮短產品上市時間并降低開發成本。?

在?PSpice for TI 設計和仿真工具中，您可以搜索 TI (...)
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參考設計

TIDA-01187 — 使用高速數據轉換器的激光雷達脈沖飛行時間參考設計

各種應用（例如激光安全掃描儀、測距儀、無人機和制導系統）中都采用了用于高精度測量距離的飛行時間 (ToF) 光學方法。該設計詳述了基于高速數據轉換器的解決方案的優點，包括目標識別、寬松的采樣率要求和簡化的信號鏈。該設計還解決了光學器件、驅動器和接收器前端電路、模數轉換器 (ADC)、數模轉換器 (DAC) 和信號處理問題。
設計指南: PDF
原理圖: PDF
參考設計

TIDA-00075 — 高帶寬和高電壓任意波形發生器前端

此設計顯示如何將活動接口用于 DAC5682Z 的電流接收器輸出 - 這類典型應用包括任意波形發生器的前端。EVM 包括用于數模轉換的 DAC5682Z、用于演示使用寬帶寬運算放大器實現活動接口的 OPA695 以及用于展示具有大電壓擺幅的運算放大器的 THS3091 和 THS3095。板上還包括用于生成時鐘的 CDCM7005、VCXO 和基準以及用于電壓調節的線性穩壓器。通過 USB 接口和 GUI 軟件實現與 EVM 的通信。
設計指南: PDF
原理圖: PDF
封裝 引腳 CAD 符號、封裝和 3D 模型
BGA (ZVA) 64 Ultra Librarian
VQFN (RGZ) 48 Ultra Librarian

訂購和質量

包含信息：
  • RoHS
  • REACH
  • 器件標識
  • 引腳鍍層/焊球材料
  • MSL 等級/回流焊峰值溫度
  • MTBF/時基故障估算
  • 材料成分
  • 鑒定摘要
  • 持續可靠性監測
包含信息：
  • 制造廠地點
  • 封裝廠地點

推薦產品可能包含與 TI 此產品相關的參數、評估模塊或參考設計。

支持和培訓

視頻