應用簡報

設計目標

設計說明

在航天器中，可能會使用 I²C 總線進行板對板通信，并且冷備件的普遍使用可能需要在系統中進行額外的隔離。I²C 總線是一種常用的通信總線。使用標準數字隔離器來設計隔離式 I²C 接口時的特殊挑戰在于兩者之間的運行模式不同。I²C 總線在雙向、半雙工模式下運行，而標準數字隔離器是單向器件。為了有效利用一種技術支持另一種技術，需要采用外部電路將雙向總線分成兩個單向信號路徑，同時避免帶來明顯的傳播延遲。

本電路設計使用一個 NPN 晶體管、3 個肖特基二極管和 4 個電阻器將數字隔離器轉換為隔離式 I²C 器件。

設計注意事項

晶體管 Q1 及其周圍的電阻器網絡可提供比較器功能。由于 I²C 中的主要開關電平為邏輯低電平，Q1 的基極偏置會特別高，以至于施加到 n1 的低電平會導通晶體管，而 n7 的低電平會使 Q1 保持高阻抗。R3、R2 分壓器主要決定偏置，而二極管 D3 提供溫度補償。為了防止 n7 的低電平并進而防止 n1 將 Q1 導通，n1 的電壓電平在 n4 中的 R1 兩端壓降的基礎上升高，以便提高 Q1 的發射極電位 VE，并將基極-發射極電壓降低到最小導通電平以下。但是，必須注意將 VE 維持在 SDA 的最小輸入高電平閾值以下，I²C 規范中將其列為 VILmax = 0.3 × VCC。

當 n7 的 I²C 總線被拉至邏輯低電平狀態時（如下一個圖中的橙色虛線箭頭所示），低電平狀態會傳入 IND 中并導致 OUTD 進入低電平狀態。n1 的電壓被拉低到藍色箭頭所示的低電平狀態。R1 會從 n1 向 n4 引入電壓降，這樣會將 n1 的電壓升高到足以關斷 Q1 但同時遠低于 VILmax，從而為 I²C 輸入端帶來有效低電平。同時，R4 為隔離器輸入端 INA 提供邏輯高電平，并使 OUTA 變為高電平，從而防止二極管 D2 導通。

當 n1 被拉至低電平狀態時，n2 和 n1 上的電壓明顯低于 VE 并會導致 Q1 導通。這種情況會導致 INA 進入邏輯低電平，如下一個圖中的橙色虛線箭頭所示。低電平狀態信號通過隔離器并導致 OUTA 進入低電平狀態。n7 的電壓通過藍色箭頭所示的二極管 D2 的正向偏置被拉低。但是，當 n1 變為高電平時，由于 n7 和 n5 的剩余低電平信號會導致 D1 正向偏置，n1 的電壓無法立即恢復到 VCC1 的電平。實際上，n1 會上升到必要的 VE 電位以阻止 Q1。n1 將保持在該電平，直到 Q1 上的高阻抗允許 R4 為隔離器輸入端 INA 提供邏輯高電平，從而釋放 n6 和 D3 并使 n7 變為高電平。只有這樣，n1 才能恢復到 VCC1 的電平。

設計步驟

• 計算上拉電阻

  有關計算 n1 和 n7 的上拉電阻的公式，請參閱《I2C 總線上拉電阻計算》應用報告。在本設計中，計算出的n1 和 n7 上拉電阻均為 1.1kΩ。上拉電阻因所選的 I²C 器件和總線電容而異。

  注：

  1. 在計算 n1 上拉電阻時，在總線電容中包含 D1 和 Q1 的電容
  2. 在計算 n7 上拉電阻時，在總線電容中包含 D3 的電容
• 計算 n7 的 R6 上拉電阻
  R6 = 1.1k?
• 計算 R5 和 R4
  R5 與 R4 并聯。假設總線電容是晶體管電容的 2.5 倍，我們設置 R4 = 2.5 × R5，以使 R5 的上拉強度增大 2.5 倍。
  $RT=\frac{R4R5}{R4+R5}\to \left(1\right)$

  R4 = 2.5R5 →(2)

  將 (2) 代入 (1)

  $RT=\frac{2.5R5}{3.5}$

  令 n1 上拉電阻的 RT = 1.1kΩ，R5 = 1.54kΩ，且 R4 = 3.85kΩ

• 計算 R2 和 R3
  R2 和 R3 是用于設置晶體管 Q1 的偏置電壓的分壓器。偏置電壓應高于晶體管 Q1 的關斷電壓 0.6V，但低于 SDA VILmax = 0.3 × VCC。通過 R2 和 R3 的恒定電流必須小于 1mA。

  對于 V_CC = 3.3V，0.6V < 偏置電壓 < 0.99V，令偏置電壓 = 0.65V

  $0.001=\frac{3.3}{R3+R2}- \left(2\right)$

  R3 = 650? 且 R2 = 2.65k?

• 計算 R1
  R1 的作用是防止晶體管 Q1 在 n4 被拉至 0V 時導通。晶體管 Q1 的導通電壓為 0.6V，偏置電壓為 0.65V。因此，R1 上的壓降電壓應大于偏置電壓減去導通電壓，但小于 VILmax。此外，R1 上的壓降是 R1 和 R5 的分壓器
  $0.99V \le \frac{R1}{R1+R5}*3.3\ge 0.65V-0.6V – \left(1\right)$

  令 R1 上的壓降為 0.17V：

  $\frac{R1}{R1+R5}*3.3V= 0.17V$

  根據上一公式中的 R5 = 1.54kΩ，可算出 R1 = 84.5Ω。

設計仿真

下圖顯示了初級與次級總線是否隔離的情況下的最終隔離式 I²C 電路。只有 SDA 數據線路是雙向的，SCL 時鐘線路是單向的。初級 SDA 上設置了一個 500kHz 的脈沖發生器，用于對從 n1 發送到 n7 的 1Mbps 0101 數據模式進行仿真。如下方的圖所示，n1 被拉低至邏輯低電平。這會導致 n3 變為邏輯低電平并將值從輸入端 INA 傳遞到輸出端 OUTA。因此 n6 和 n7 被拉低至邏輯低電平。當 SDA 被釋放時，n1 電壓僅在 n7 電壓變為邏輯高電平后才會恢復到邏輯高電平。

次級 SDA 上設置了一個 500kHz 的脈沖發生器，用于對從 n7 發送到 n1 的 1Mbps 0101 數據模式進行仿真。如下方的圖所示，n7 被拉低至邏輯低電平，并將值從輸入端 IND 傳遞到輸出端 OUTD。因此 n5 和 n4 被拉低至邏輯低電平。由于 R1 上的壓降，n1 電壓比 n4 電壓高 0.17V，但仍明顯低于 VILmax。

初級 SDA 上設置了一個 500kHz 的脈沖發生器，用于對從 n1 發送到 n7 的 1Mbps 0101 數據模式進行仿真。次級側接地電壓將升高 20V 以對隔離式 I²C 的性能進行仿真。如下圖所示，由于地彈效應，初級側 SDA (n1) 的工作電壓范圍為 0V 至 3.3V，次級側 SCL 和 SDA (n7) 的工作電壓范圍為 20V 至 23.3V。