ZHCUBK1 December 2023
該器件具有高頻功能和極低的抖動特性,可在不降低信噪比的情況下,很好地解決時鐘精度、高頻數(shù)據(jù)轉(zhuǎn)換器的問題。4 個高頻時鐘輸出中的每一個輸出以及具有更大分頻器范圍的附加 LOGICLK 輸出都與 SYSREF 輸出時鐘信號配對。JESD 接口的 SYSREF 信號可以在內(nèi)部生成,也可以作為輸入傳入,并重新計時為器件時鐘。對于數(shù)據(jù)轉(zhuǎn)換器時鐘應(yīng)用,務(wù)必使時鐘的抖動小于數(shù)據(jù)轉(zhuǎn)換器的孔徑抖動。在需要對 4 個以上數(shù)據(jù)轉(zhuǎn)換器進(jìn)行時鐘控制的應(yīng)用中,可以使用多個器件開發(fā)各種級聯(lián)架構(gòu),以分配所需的所有高頻時鐘和 SYSREF 信號。憑借其低抖動和低本底噪聲,該器件可與超低噪聲基準(zhǔn)時鐘源相結(jié)合,是時鐘控制型數(shù)據(jù)轉(zhuǎn)換器的典型設(shè)計,尤其是以高于 3GHz 的頻率采樣時。