4 R 引腳干擾基本知識

當(dāng)短接的 DE 和 nRE 線路從高電平轉(zhuǎn)換為低電平時，收發(fā)器從在總線上發(fā)送轉(zhuǎn)換到讀取總線。R 通過電阻上拉至 VCC，這意味著它具有高空閑狀態(tài)。當(dāng)存在高電平總線電容時，剩余的最后一位可以從收發(fā)器之前發(fā)送的時刻輸出到 R 引腳上。這是由于電容降低了總線上的放電速率。這對于使用 UART 協(xié)議的系統(tǒng)而言可能是一個特殊問題。如果 R 引腳暫時下降至低電平，MCU 可能會將此讀取為錯誤的啟動條件。

圖 4-1 以圖形方式呈現(xiàn)此干擾。nRE/DE 引腳被切換至接收模式，而 A-B 總線差分緩慢轉(zhuǎn)換至高電壓。由于 A-B 總線上的電容，從器件之前發(fā)送數(shù)據(jù)的時刻讀取 RXD 電壓。在這種情況下，R 引腳會顯示低電壓，這稱為“RXD 干擾狀態(tài)”。大于 1V 的壓降可能會導(dǎo)致 UART 錯誤。在本文中，任何大于 1V 的壓降都可視為干擾狀態(tài)。

當(dāng)差分輸出 (A-B) 線路放電的時間大于開啟接收器模式的時間時，RXD 引腳將經(jīng)歷方程式 1 中所示的電壓變化。當(dāng)接收器開始讀取總線時，差分總線仍在放電。由于總線設(shè)置和電容不同，此放電時間可能存在很大差異。