ZHCACH7A March 2023 – June 2025 DP83826E , DP83826I
2.4.1 MII 檢查
媒體獨(dú)立接口 (MII) 是一個(gè)同步 4 位寬半字節(jié)數(shù)據(jù)接口，用于將 PHY 連接到 MAC。MII 完全符合 IEEE 802.3-2002 第 22 條。
硬件配置 Strap 8 RX_D2 =“0”時(shí)，默認(rèn)情況下在 PHY 中設(shè)置 MII。Reg 0x0467[8] 可確認(rèn) strap 8 的狀態(tài)（高電平或低電平），Reg 0x0468[4] 可確認(rèn) PHY 的初始 MAC 模式 (MII = 0 | RMII = 1)。
MII 信號(hào)具體匯總?cè)缦拢?/p>
| 功能 | 引腳 |
|---|---|
| 數(shù)據(jù)信號(hào) | TX_D[3:0] |
| RX_D[3:0] | |
| 發(fā)送和接收信號(hào) | TX_EN |
| RX_DV | |
| 線路狀態(tài)信號(hào) | CRS |
| COL | |
| 誤差信號(hào) | RX_ER |
圖 2-13 MII 信令參考下面的波形來驗(yàn)證 100BASE-Tx MII 模式下的預(yù)期 MAC 數(shù)據(jù)和時(shí)鐘信號(hào)。表 2-9 顯示了從數(shù)據(jù)表獲取的顯示在波形中的規(guī)格。如果 PHY 未建立鏈接或鏈接速率為10Mbps，則 MII 信令需要為 2.5Mhz；如果鏈接速率為 100Mbps，則需要為 25MHz。請(qǐng)注意，TX_CLK 和 RX_CLK 都是 PHY 的輸出。
如果懷疑 MAC 總線（TX 或 RX）有問題，請(qǐng)?zhí)綔y(cè)布線接收器側(cè)的線路，確保滿足接收器的建立時(shí)間和保持時(shí)間以及 VIH/VIL 要求。違反這些規(guī)范的典型癥狀是，當(dāng) PHY 指示干凈的流量 (Reg 0x15) 時(shí)，MAC 上出現(xiàn)數(shù)據(jù)包錯(cuò)誤。
| 測(cè)試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| RX_CLK 高電平/低電平時(shí)間 | 16 | 20 | 24 | ns |
| RX_D[3:0]、RX_ER、RX_DV 相對(duì)于 RX_CLK 上升的延遲時(shí)間 | 10 | 30 | ns |
| 測(cè)試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| TX_CLK 高電平/低電平時(shí)間 | 16 | 20 | 24 | ns |
| TX_D[3:0]，TX_ER、TX_EN 設(shè)置為 TX_CLK | 10 | ns | ||
| TX_D[3:0]，來自 TX_CLK 的 TX_ER、TX_EN 保持 | 0 | ns |
| 測(cè)試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| RX_CLK 高電平/低電平時(shí)間 | 160 | 200 | 240 | ns |
| RX_D[3:0]、RX_ER、RX_DV 相對(duì)于 RX_CLK 上升的延遲時(shí)間 | 100 | 300 | ns |
| 測(cè)試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| TX_CLK 高電平/低電平時(shí)間 | 190 | 200 | 240 | ns |
| TX_D[3:0]，TX_ER、TX_EN 設(shè)置為 TX_CLK | 25 | ns | ||
| TX_D[3:0]，來自 TX_CLK 的 TX_ER、TX_EN 保持 | 0 | ns |
圖 2-14 100M RX_CLK 高電平時(shí)間
圖 2-15 從 RX_CLK 上升的 100M RX_D1 延遲