ZHCABZ7C October 2015 – April 2024 DP83867CR , DP83867CS , DP83867E , DP83867IR , DP83867IS
驗證頻率和信號完整性。為了實現鏈路完整性,時鐘必須為 25MHz ±50ppm。
如果使用晶體作為時鐘源,則探測 CLK_OUT 信號。探測晶體可以改變容性負載,從而改變工作頻率。CLK_OUT 上的默認信號是 XI 基準的緩沖版本,將提供代表性測量。