3 禁用 PLL 時的目標模式功耗

表 3-1 介紹了當 PLL 處于禁用狀態且 AVDD 設置為 1.8V 和 3.3V 時，TLV320ADCx120/PCMx120-Q1 的典型電流消耗。PLL 通過以下方式禁用：

• 清除 PWR_CFG 寄存器的位字段 PLL_PDZ
• 通過 BCLK、GPIO1 或 GPIx 引腳施加控制器時鐘
  • 如果 GPIO1 配置為 MCLK，則設置 GPIO_CFG0 寄存器中的相應 GPIO1_CFG 位字段
  • 如果 GPIx 配置為 MCLK，則設置 GPI_CFG0 寄存器中的相應 GPIx_CFG 位字段
• 通過 CLK_SRC 寄存器的 DIS_PLL_SLV_CLK_SRC 位字段指示控制器時鐘源
• 通過 CLK_SRC 寄存器的 MCLK_RATIO_SEL 位字段和 MCLK_FREQ_SEL_MODE 位字段設置合適的 MCLK 至 FSYNC 比率
• 設置 MST_CFG0 寄存器的 AUTO_MODE_PLL_DIS 位字段和相應的 MCLK_FREQ_SEL 位字段

在該表格中，當 DRE 已啟用時，DRE 閾值會設置為 –36dB。功耗測量是在雙二階濾波器禁用且輸入端接地的情況下完成的。