設計目標
| 輸入 ViDiff(Vi2 - Vi1) |
輸出 |
電源 |
| ViDiff_Min |
ViDiff_Max |
VoMin |
VoMax |
Vcc |
Vee |
Vref |
| +/-1V |
+/-2V |
-10V |
+10V |
15V |
-15V |
0V |
| Vcm |
增益范圍 |
| +/-10V |
5V/V 至 10V/V |
設計說明
此設計將放大 Vi1 和 Vi2 之間的差異并輸出單端信號,同時抑制共模電壓。儀表放大器能否以線性模式運行取決于其主要構建塊(即運算放大器)能否以線性模式運行。當輸入和輸出信號分別處于器件的輸入共模和輸出擺幅范圍內時,運算放大器以線性模式運行。用于為運算放大器供電的電源電壓定義這些范圍。
設計說明
- Rg 設置電路的增益。
- 高電阻值電阻器可能會減小電路的相位裕度并在電路中產生額外的噪聲。
- R4 和 R3 的比率可設置在移除 Rg 后的最小增益。
- R2/R1 和 R4/R3 的比率必須一致,以避免降低儀表放大器的直流 CMRR 并確保 Vref 增益為 1V/V。
- 能否以線性模式運行取決于所使用的分立式運算放大器的輸入共模和輸出擺幅范圍。線性輸出擺幅范圍在運算放大器數據表中 AOL 測試條件下指定。
設計步驟
- 此電路的傳遞函數。
當
傳遞函數可簡化為:
其中 G 是儀表放大器的增益,而
- 選擇 R4 和 R3 以設置最小增益。
- 選擇 R1 和 R2。確保 R1/R2 和 R3/R4 的比率一致,以將應用于基準電壓的增益設置為 1V/V。
- 選擇 Rg 以實現所需的最大增益 G = 10V/V。
設計特色運算放大器
| TLV171 |
| Vss |
4.5V 至 36V |
| VinCM |
(Vee–0.1V) 至 (Vcc-2V) |
| Vout |
軌到軌 |
| Vos |
0.25mV |
| Iq |
475μA |
| Ib |
8pA |
| UGBW |
3MHz |
| SR |
1.5V/μs |
| 通道數 |
1、2、4 |
| TLV171 |
設計備選運算放大器
| OPA172 |
| Vss |
4.5V 至 36V |
| VinCM |
(Vee–0.1V) 至 (Vcc-2V) |
| Vout |
軌到軌 |
| Vos |
0.2mV |
| Iq |
1.6mA |
| Ib |
8pA |
| UGBW |
10MHz |
| SR |
10V/μs |
| 通道數 |
1、2、4 |
| OPA172 |