ZHCSOH9D April 2020 – May 2024 UCC27624
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 詳細(xì)說明
- 7 應(yīng)用和實施
- 8 電源相關(guān)建議
- 9 布局
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- DGN|8
訂購信息
7.2.2.1 VDD 和欠壓鎖定
UCC27624 器件的 VDD 引腳電源電路塊具有內(nèi)部欠壓鎖定 (UVLO) 保護特性。當(dāng) VDD 上升且電平仍低于 UVLO 閾值時，無論輸入狀態(tài)如何，該電路都會將輸出保持為低電平。UVLO 通常為 4V，通常具有 300mV 的遲滯。這種遲滯防止了當(dāng) VDD 電源電壓有噪聲時，特別是在 VDD 工作范圍的低端時產(chǎn)生抖動。UVLO 遲滯對于避免因快速開關(guān)轉(zhuǎn)換（從輔助電源旁路電容器汲取大峰值電流）產(chǎn)生的偏置噪聲而導(dǎo)致的任何誤跳閘也很重要。在驅(qū)動新興功率半導(dǎo)體器件（例如先進(jìn)的低柵極電荷快速 MOSFET、GaN FET 和 SiC MOSFET）時，尤為重要的是驅(qū)動器必須能夠在寬偏置電壓范圍內(nèi)運行，并且具有良好的開關(guān)特性。
上電時，UCC27624 驅(qū)動器器件輸出保持低電平，直到 VDD 電壓達(dá)到 UVLO 上升閾值，而不受 INx 和 ENx 等任何其他輸入引腳狀態(tài)的影響。在達(dá)到 UVLO 上升閾值之后，OUT 信號的幅度隨 VDD 的增加而增加，直到達(dá)到穩(wěn)定狀態(tài) VDD。
為了獲得出色的高速電路性能，并防止由于該器件從 VDD 引腳汲取電流以對所有內(nèi)部電路進(jìn)行偏置而出現(xiàn)噪聲問題，請使用兩個 VDD 旁路電容器。此外，使用表面貼裝的低 ESR 電容器。應(yīng)將一個 0.1μF 陶瓷電容器放置在與柵極驅(qū)動器器件的 VDD 至 GND 引腳相距小于 1mm 的位置。此外，必須并聯(lián)一個更大的電容器 (≥ 1μF)（也盡可能靠近驅(qū)動器 IC），以便幫助提供負(fù)載所需的高電流峰值。電容器的并聯(lián)組合具有低阻抗特性，以便在應(yīng)用中實現(xiàn)預(yù)期的電流電平和開關(guān)頻率。
圖 7-2 上電序列