GPIO（引腳 16）是輸入/輸出數(shù)字引腳，但僅在多 PMIC 配置中使用輸入功能。在為單個(gè) PMIC 配置時(shí)，此引腳用作 GPO（通用輸出），而在為多個(gè)器件配置時(shí)，此引腳用作 GPIO（通用輸入/輸出）。可以在寄存器字段 MULTI_DEVICE_ENABLE（地址 0x1F）中進(jìn)行此配置。當(dāng)為“多器件”進(jìn)行配置時(shí)，GPIO 可以同步多個(gè) TPS6521905 器件的上電和斷電序列，適用于需要額外電源軌的應(yīng)用。GPIO 引腳用于指示每個(gè) PMIC 的狀態(tài)，使它們始終處于相同的狀態(tài)和相同的序列時(shí)隙。在每個(gè)序列時(shí)隙開始時(shí)，所有 TPS6521905 PMIC 都將 GPIO 引腳驅(qū)動(dòng)為低電平。序列時(shí)隙持續(xù)時(shí)間結(jié)束，且該時(shí)隙的所有電源軌都已達(dá)到 UV 閾值后，器件會(huì)釋放 GPIO 引腳。兩個(gè)器件都將 GPIO 引腳設(shè)置為高電平之后，它們一起進(jìn)入下一個(gè)序列時(shí)隙。兩個(gè) PMIC 始終處于相同的上電或斷電時(shí)隙，因此可以將每個(gè) PMIC 的多個(gè)電源軌分配到相同的序列時(shí)隙。圖 6-11 展示了兩個(gè) TPS6521905 器件共享同一輸入電源 (VSYS)、EN 引腳和 GPIO 以實(shí)現(xiàn)多 PMIC 運(yùn)行的示例 PDN。

同步多個(gè) TPS6521905 PMIC 時(shí)的要求

• 每個(gè) PMIC 的 GPIO 必須連接在一起，共用同一個(gè)上拉電阻器。需要選擇適當(dāng)?shù)纳侠娮柚?，以便滿足 GPIO 線上的最大允許上升時(shí)間 t_{RISE_GPIO} 和電容要求，從而實(shí)現(xiàn)同步。
• EN/PB/VSENSE 引腳必須連接在一起，共用同一個(gè)外部 ON 請(qǐng)求。此引腳必須具有相同的配置（相同的引腳配置、抗尖峰脈沖、FSD）。
• 所有 TPS6521905 PMIC 必須共用同一個(gè) VSYS 電源。
• 如果每個(gè) TPS6521905 PMIC 連接到同一條 I2C 總線，則它們必須具有不同的 I2C 地址。第二個(gè) PMIC 的 I2C 地址可以在寄存器字段 I2C_ADDRESS 中更改。更改地址之后，新值必須永久存儲(chǔ)到 NVM 中。有關(guān)編程說明，請(qǐng)參閱“NVM 編程”。

圖 6-12 展示了在執(zhí)行上電序列之前，處于 INITIALIZE 狀態(tài)的兩個(gè) PMIC 之間的同步。處于 INITIALIZE 狀態(tài)時(shí)，在接收到 ON 請(qǐng)求之前，器件會(huì)將 GPIO 保持為低電平。僅當(dāng)收到 ON 請(qǐng)求時(shí)，才會(huì)釋放 GPIO。驅(qū)動(dòng) ON 請(qǐng)求的外部信號(hào)必須連接到兩個(gè)器件的 EN/PB/VSENSE 引腳。兩個(gè)器件都處于 INITIALIZE 狀態(tài)且這兩個(gè)器件都收到 ON 請(qǐng)求后，PMIC 就會(huì)繼續(xù)執(zhí)行上電序列。即使兩個(gè)器件具有不同的內(nèi)部啟動(dòng)時(shí)間，這項(xiàng)技術(shù)也能確保兩個(gè)器件同時(shí)啟動(dòng)上電序列。

圖 6-12 上電前同步

圖 6-13 展示了上電序列期間兩個(gè) PMIC 之間的同步。兩個(gè) PMIC 之間連接了一個(gè)開漏 GPIO，用作指示器，指明器件的序列時(shí)隙已完成。在每個(gè)序列時(shí)隙的開頭，兩個(gè) PMIC 都會(huì)下拉此 GPIO。器件時(shí)隙計(jì)時(shí)器到期且該時(shí)隙的所有電源軌都達(dá)到 UV 閾值后，GPIO 釋放為高電平。當(dāng)兩個(gè) PMIC 都釋放了 GPIO 時(shí)，組合 GPIO 變?yōu)楦唠娖?。兩個(gè)器件都將 GPIO 引腳設(shè)置為高電平之后，兩個(gè) PMIC 會(huì)進(jìn)入下一個(gè)序列時(shí)隙。兩個(gè) PMIC 總是同時(shí)處于相同的序列時(shí)隙中。

圖 6-13 上電序列期間的同步

圖 6-14 展示了從運(yùn)行模式切換到待機(jī)模式時(shí)兩個(gè) PMIC 之間的同步情況。在運(yùn)行或待機(jī)模式下，GPIO 默認(rèn)狀態(tài)為高電平。當(dāng)器件想要更改狀態(tài)時(shí)，它會(huì)在特定的低電平持續(xù)時(shí)間內(nèi)將 GPIO 設(shè)置為低電平。低電平持續(xù)時(shí)間決定了請(qǐng)求的類型。對(duì)于 STANDBY/ACTIVE 請(qǐng)求，GPIO 設(shè)置為低電平大約 38μs 至 52μs，對(duì)于 OFF 請(qǐng)求，設(shè)置為大約 180μs 至 243μs。通過選擇合適的時(shí)間，考慮到時(shí)鐘變化和相鄰請(qǐng)求之間的時(shí)間間隔，確保器件始終看到相同的狀態(tài)轉(zhuǎn)換。當(dāng) GPIO 為低電平時(shí)，器件會(huì)計(jì)算它保持低電平的時(shí)間。在 GPIO 上升沿，器件根據(jù)低電平持續(xù)時(shí)間開始狀態(tài)轉(zhuǎn)換。如果 GPIO 保持低電平的時(shí)間超過超時(shí)持續(xù)時(shí)間，則表示 GPIO 發(fā)生故障，器件轉(zhuǎn)換為 INITIALIZE 狀態(tài)。

圖 6-14 轉(zhuǎn)換到待機(jī)/OFF 請(qǐng)求/冷復(fù)位前同步

圖 6-15 展示了斷電序列期間兩個(gè) PMIC 之間的同步。斷電序列以類似的方式運(yùn)行。如果為電源軌啟用了有源放電，則序列時(shí)隙會(huì)延長，直至電源軌放電至低于 SCG 閾值，除非發(fā)生時(shí)隙超時(shí)或設(shè)置寄存器字段 BYPASS_RAILS_DISCHA RGED_CHECK。如果對(duì)當(dāng)前時(shí)隙中的所有電源軌禁用放電，則實(shí)際時(shí)隙時(shí)間僅基于所選時(shí)隙持續(xù)時(shí)間。時(shí)隙持續(xù)時(shí)間結(jié)束且具有有源放電功能的電源軌放電后，器件會(huì)將 GPIO 設(shè)置為高電平。所有器件將 GPIO 始終為高電平之后，它們就會(huì)進(jìn)入下一個(gè)斷電步驟。

圖 6-15 斷電序列期間的同步

圖 6-16 展示了兩個(gè) PMIC 之間的超時(shí)同步。如果輸出電源軌發(fā)生故障，則不會(huì)釋放 GPIO。超時(shí)后，器件進(jìn)入“超時(shí)同步”狀態(tài)，并等待 3ms，然后再將 GPIO 設(shè)置為高電平。組合 GPIO 變?yōu)楦唠娖街?，兩個(gè)器件開始執(zhí)行斷電序列。例如：如果 PMIC A 的 BUCK1 短路至 GND，則在時(shí)隙持續(xù)時(shí)間結(jié)束后，穩(wěn)壓器不會(huì)達(dá)到 UV，并且不會(huì)釋放 GPIO。如果時(shí)隙 1 持續(xù)時(shí)間為 10ms，且 PMIC A 速度快 10%，則只需 9ms 就會(huì)超時(shí)。超時(shí)后，器件進(jìn)入超時(shí)同步狀態(tài)，此時(shí) GPIO 在 3ms 后設(shè)置為高電平。PMIC B 電源軌正常斜升，但由于 BUCK1 上出現(xiàn)故障，最初不會(huì)檢測到 PMIC A 的 GPIO 上出現(xiàn)高電平狀態(tài)。PMIC B 也會(huì)進(jìn)入超時(shí)同步狀態(tài)，并在 3ms 后將 GPIO 設(shè)置為高電平。在 PMIC B 超時(shí)同步后，組合 GPIO 為高電平且兩個(gè) PMIC 開始一起斷電。

圖 6-16 超時(shí)同步