77777熟女视频在线观看,国产精品香蕉人多人在线观看,麻豆国产传媒精品视频

ZHCSPM7A January 2022 – October 2024 TAA5242

PRODUCTION DATA

封裝選項

機械數據 (封裝 | 引腳)

RGE|24
- MPQF124G

散熱焊盤機械數據 (封裝 | 引腳)

RGE|24
- QFND808

訂購信息

6.3.3 鎖相環 (PLL) 和時鐘生成

該器件使用集成的低抖動鎖相環 (PLL) 來生成 ADC 調制器和數字濾波器引擎以及其他控制塊所需的內部時鐘。

在目標運行模式下，該器件支持（FSYNC 信號頻率的）各種輸出數據采樣速率和 BCLK 與 FSYNC 之比，以便在內部配置所有時鐘分頻器（包括 PLL 配置），而無需主機編程。表 6-5 至表 6-8 列出了取決于 IOVDD 電源的受支持 FSYNC 和 BCLK 頻率。

表 6-5 支持的 FSYNC（48kHz 的倍數或約數）和 BCLK 頻率（IOVDD - 3.3V 運行）

BCLK 與 FSYNC 之比	BCLK (MHz)
BCLK 與 FSYNC 之比	FSYNC (8kHz)	FSYNC (16kHz)	FSYNC (24kHz)	FSYNC (32kHz)	FSYNC (48kHz)	FSYNC (96kHz)	FSYNC (192kHz)
16	保留	0.256	0.384	0.512	0.768	1.536	3.072
24	保留	0.384	0.576	0.768	1.152	2.304	4.608
32	0.256	0.512	0.768	1.024	1.536	3.072	6.144
48	0.384	0.768	1.152	1.536	2.304	4.608	9.216
64	0.512	1.024	1.536	2.048	3.072	6.144	12.288
96	0.768	1.536	2.304	3.072	4.608	9.216	18.432
128	1.024	2.048	3.072	4.096	6.144	12.288	24.576
192	1.536	3.072	4.608	6.144	9.216	18.432	保留
256	2.048	4.096	6.144	8.192	12.288	24.576	保留
384	3.072	6.144	9.216	12.288	18.432	保留	保留
512	4.096	8.192	12.288	16.384	24.576	保留	保留

表 6-6 支持的 FSYNC（44.1kHz 的倍數或約數）和 BCLK 頻率（IOVDD - 3.3V 運行）

BCLK 與 FSYNC 之比	BCLK (MHz)
BCLK 與 FSYNC 之比	FSYNC (7.35kHz)	FSYNC (14.7kHz)	FSYNC (22.05kHz)	FSYNC (29.4kHz)	FSYNC (44.1kHz)	FSYNC (88.2kHz)	FSYNC (176.4kHz)
16	保留	保留	0.3528	0.4704	0.7056	1.4112	2.8224
24	保留	0.3528	0.5292	0.7056	1.0584	2.1168	4.2336
32	保留	0.4704	0.7056	0.9408	1.4112	2.8224	5.6448
48	0.3528	0.7056	1.0584	1.4112	2.1168	4.2336	8.4672
64	0.4704	0.9408	1.4112	1.8816	2.8224	5.6448	11.2896
96	0.7056	1.4112	2.1168	2.8224	4.2336	8.4672	16.9344
128	0.9408	1.8816	2.8224	3.7632	5.6448	11.2896	22.5792
192	1.4112	2.8224	4.2336	5.6448	8.4672	16.9344	保留
256	1.8816	3.7632	5.6448	7.5264	11.2896	22.5792	保留
384	2.8224	5.6448	8.4672	11.2896	16.9344	保留	保留
512	3.7632	7.5264	11.2896	15.0528	22.5792	保留	保留

表 6-7 支持的 FSYNC（48kHz 的倍數或約數）和 BCLK 頻率（IOVDD - 1.8V 運行）

BCLK 與 FSYNC 之比	BCLK (MHz)
BCLK 與 FSYNC 之比	FSYNC (8kHz)	FSYNC (16kHz)	FSYNC (24kHz)	FSYNC (32kHz)	FSYNC (48kHz)	FSYNC (96kHz)	FSYNC (192kHz)
16	保留	0.256	0.384	0.512	0.768	1.536	3.072
24	保留	0.384	0.576	0.768	1.152	2.304	4.608
32	0.256	0.512	0.768	1.024	1.536	3.072	6.144
48	0.384	0.768	1.152	1.536	2.304	4.608	9.216
64	0.512	1.024	1.536	2.048	3.072	6.144	12.288
96	0.768	1.536	2.304	3.072	4.608	9.216	保留
128	1.024	2.048	3.072	4.096	6.144	12.288	保留
192	1.536	3.072	4.608	6.144	9.216	保留	保留
256	2.048	4.096	6.144	8.192	12.288	保留	保留
384	3.072	6.144	9.216	12.288	保留	保留	保留
512	4.096	8.192	12.288	保留	保留	保留	保留

表 6-8 支持的 FSYNC（44.1kHz 的倍數或約數）和 BCLK 頻率（IOVDD - 1.8V 運行）

BCLK 與 FSYNC 之比	BCLK (MHz)
BCLK 與 FSYNC 之比	FSYNC (7.35kHz)	FSYNC (14.7kHz)	FSYNC (22.05kHz)	FSYNC (29.4kHz)	FSYNC (44.1kHz)	FSYNC (88.2kHz)	FSYNC (176.4kHz)
16	保留	保留	0.3528	0.4704	0.7056	1.4112	2.8224
24	保留	0.3528	0.5292	0.7056	1.0584	2.1168	4.2336
32	保留	0.4704	0.7056	0.9408	1.4112	2.8224	5.6448
48	0.3528	0.7056	1.0584	1.4112	2.1168	4.2336	8.4672
64	0.4704	0.9408	1.4112	1.8816	2.8224	5.6448	11.2896
96	0.7056	1.4112	2.1168	2.8224	4.2336	8.4672	保留
128	0.9408	1.8816	2.8224	3.7632	5.6448	11.2896	保留
192	1.4112	2.8224	4.2336	5.6448	8.4672	保留	保留
256	1.8816	3.7632	5.6448	7.5264	11.2896	保留	保留
384	2.8224	5.6448	8.4672	11.2896	保留	保留	保留
512	3.7632	7.5264	11.2896	保留	保留	保留	保留

在控制器運行模式下，該器件使用 MD3 引腳（作為系統時鐘 CCLK）作為基準輸入時鐘源。在目標運行模式下，MD3 引腳應接地，如表 6-4 和表 6-3 中所述。

該器件支持使用 MD1 和 MD2 引腳配置的 256 × f_S 或 128 × f_S 或固定 48/44.1kHz 或 96/88.2kHz 系統時鐘頻率選項，因此可提供 FSYNC 選擇的靈活性。表 6-9 顯示了使用 MD1 和 MD2 引腳的控制器模式 FSYNC 和 BCLK 選擇。在控制器運行模式下，AVDD = 3.3V、字長 = 32 并適用線性相位抽取濾波器。

表 6-9 控制器模式的系統時鐘選擇

MD2	MD1	系統時鐘選擇（僅對控制器模式有效）
		FSYNC	BCLK 與 FSYNC 之比
		FSYNC	I²S 模式	TDM 模式
低	低	CCLK/256	64	256（FSYNC ≤ 48kHz 時） 128（48kHz < FSYNC ≤ 96kHz），以及 64（FSYNC > 96kHz）
低	高	CCLK/128
高	低	96/88.2kHz		128
高	高	48/44.1kHz		256