ZHCSWO5 May 2024 PCM1809
PRODUCTION DATA
IOVDD 和 AVDD 電源軌之間的電源序列可以按任何順序應用。不過,不要提供時鐘,直到 IOVDD 和 AVDD 電源電壓穩定至支持的工作電壓范圍。僅當所有硬件控制引腳(MSZ、MD0、MD1、FMT0 和 FMT1)均驅動至器件所需工作模式的電壓電平時,才提供時鐘(FSYNC 和 BCLK)。
對于電源上電要求,t1 和 t2 必須至少為 100μs。對于電源斷電要求,t3 和 t4 必須至少為 10ms。該時序(如12 所示)允許器件慢慢降低錄音數據的音量,關閉模擬和數字塊,以及將器件置于硬件關斷模式。
圖 8-1 電源時序要求時序圖確保電源斜坡速率低于 1 V/μs,并且斷電和上電事件之間的等待時間至少為 100 ms。