ZHCSXG9A September 2024 – March 2025 DRV81620-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
-
7 詳細(xì)說(shuō)明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說(shuō)明
- 7.3.1 控制引腳
- 7.3.2 電源
- 7.3.3 功率級(jí)
- 7.3.4 保護(hù)和診斷
- 7.3.5
SPI 通信
- 7.3.5.1 SPI 信號(hào)說(shuō)明
- 7.3.5.2 菊花鏈功能
- 7.3.5.3 SPI 協(xié)議
- 7.3.5.4
SPI 寄存器
- 7.3.5.4.1 標(biāo)準(zhǔn)診斷寄存器
- 7.3.5.4.2 輸出控制寄存器
- 7.3.5.4.3 燈泡浪涌模式寄存器
- 7.3.5.4.4 輸入 0 映射寄存器
- 7.3.5.4.5 輸入 1 映射寄存器
- 7.3.5.4.6 輸入狀態(tài)監(jiān)控寄存器
- 7.3.5.4.7 開(kāi)路負(fù)載電流控制寄存器
- 7.3.5.4.8 輸出狀態(tài)監(jiān)控寄存器
- 7.3.5.4.9 開(kāi)啟時(shí)開(kāi)路負(fù)載寄存器
- 7.3.5.4.10 EN_OLON 寄存器
- 7.3.5.4.11 配置寄存器
- 7.3.5.4.12 輸出清除鎖存寄存器
- 7.3.5.4.13 FPWM 寄存器
- 7.3.5.4.14 PWM0 配置寄存器
- 7.3.5.4.15 PWM1 配置寄存器
- 7.3.5.4.16 PWM_OUT 寄存器
- 7.3.5.4.17 MAP_PWM 寄存器
- 7.3.5.4.18 配置 2 寄存器
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- PWP|24
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- PWP|24
訂購(gòu)信息
7.3.2 電源
DRV81620-Q1 由兩個(gè)電源電壓供電：
- VM（模擬電源電壓也用于邏輯，并用作通道 0 和 1 的漏極）
VDD（數(shù)字電源電壓）
VM 電源連接到電池饋電，并與 VDD 電源一起用于功率級(jí)驅(qū)動(dòng)電路。在 VM 電壓降至低于 VDD 電壓的情況下（例如啟動(dòng)事件降至 3V 期間），VDD 引腳的電流消耗可能會(huì)增加。VM 和 VDD 電源電壓具有欠壓檢測(cè)電路。
- VM 和 VDD 電源電壓同時(shí)欠壓會(huì)阻止功率級(jí)激活和任何 SPI 通信（SPI 寄存器復(fù)位）
- VDD 電源欠壓會(huì)阻止任何 SPI 通信。SPI 讀取/寫(xiě)入寄存器復(fù)位為默認(rèn)值。
- VM 電源欠壓會(huì)強(qiáng)制器件從 VDD 電源消耗邏輯所需的所有電流。所有通道均被禁用，一旦 VM ≥ VM_OP，就會(huì)再次啟用。
下圖展示了電源引腳 VM 和 VDD、輸出級(jí)驅(qū)動(dòng)器和 SDO 電源線之間相互作用的基本概念圖。
圖 7-3 內(nèi)部電源架構(gòu)當(dāng) 3V ≤ VM ≤ VDD - VMDIFF 時(shí)，器件在啟動(dòng)工作范圍 (COR) 內(nèi)運(yùn)行。在這種情況下，來(lái)自 VDD 引腳的電流消耗會(huì)增加，而來(lái)自 VM 引腳的電流消耗會(huì)減少。總電流消耗保持在指定限值范圍內(nèi)。
圖 7-4 顯示了 VM 引腳上器件進(jìn)出 COR 的電壓電平。在 COR 轉(zhuǎn)換期間，IVM 和 IVDD 在為正常運(yùn)行和 COR 運(yùn)行定義的兩個(gè)值之間變化。兩個(gè)電流的總和保持在 節(jié) 6.5 中指定的限值范圍內(nèi)。
圖 7-4 啟動(dòng)工作范圍當(dāng) VM_UVLO ≤ VM ≤ VM_OP 時(shí)，可能無(wú)法開(kāi)啟先前關(guān)閉的通道。所有已開(kāi)啟的通道均保持狀態(tài)，除非通過(guò) SPI 或 IN 引腳關(guān)閉通道。表 7-2、表 7-3 和 表 7-4 概述了不同 VM 和 VDD 電源電壓下的通道行為（這些表在成功上電后有效）。
| VDD ≤ VDD_UVLO | VDD > VDD_UVLO | |
| VM ≤ 3V | 通道無(wú)法控制 | 可打開(kāi)和關(guān)閉通道（SPI 控制）（可能存在 RDS(ON) 偏差） |
| 3V < VM ≤ VM_OP | 通道無(wú)法由 SPI 控制 | 可打開(kāi)和關(guān)閉通道（SPI 控制）（可能存在 RDS(ON) 偏差） |
| VM > VM_OP | 通道無(wú)法由 SPI 控制 | 可打開(kāi)和關(guān)閉通道 |
| VDD ≤ VDD_UVLO | VDD > VDD_UVLO | |
| VM ≤ 3V | 不可用 | 可用（可能存在 RDS(ON) 偏差） |
| 3V < VM ≤ VM_OP | 可用（可能存在 RDS(ON) 偏差） | 可用（可能存在 RDS(ON) 偏差） |
| VM > VM_OP | 可用 | 可用 |
| VDD ≤ VDD_UVLO | VDD > VDD_UVLO | |
|
SPI 寄存器 |
復(fù)位 | 可用 |
|
SPI 通信 |
不可用 (fSCLK = 0MHz) | 可能 (fSCLK = 5MHz) |