ZHCSXG8A September 2024 – March 2025 DRV81602-Q1
PRODUCTION DATA
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參數(shù) |
測試條件 |
最小值 | 標稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
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tnSCS_lead |
使能超前時間(下降 nSCS 至上升 SCLK) |
200 |
ns |
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| tnSCS_lag | 使能滯后時間(下降 SCLK 至上升 nSCS) |
200 |
ns |
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| tnSCS_td | 傳輸延遲時間(上升 nSCS 至下降 nSCS) |
250 |
ns |
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| tSDO_en | 輸出使能時間(下降 nSCS 至 SDO 有效) | SDO 引腳上 CL = 20pF |
200 |
ns |
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| tSDO_dis | 輸出禁用時間(上升 nSCS 至 SDO 高阻態(tài)) | SDO 引腳上 CL = 20pF |
200 |
ns |
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fSCLK |
串行時鐘頻率 |
5 |
MHz |
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| tSCLK_P | 串行時鐘周期 |
200 |
ns |
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| tSCLK_H | 串行時鐘邏輯高電平時間 |
75 |
ns |
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| tSCLK_L | 串行時鐘邏輯低電平時間 |
75 |
ns |
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tSDI_su |
數(shù)據(jù)設(shè)置時間(SDI 至下降 SCLK 所需的時間) |
20 |
ns |
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| tSDI_h | 數(shù)據(jù)保持時間(下降 SCLK 至 SDI) |
20 |
ns |
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| tSDO_v | 帶容性負載的輸出數(shù)據(jù)有效時間 | SDO 引腳上 CL = 20pF |
100 |
ns |
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