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ZHCSTQ4A November 2023 – March 2024 DAC39RF12 , DAC39RFS12

PRODUCTION DATA

封裝選項(xiàng)

機(jī)械數(shù)據(jù) (封裝 | 引腳)

ACL|256
- MPBGAY8
ACK|256
- MPBGAW1B

散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)

訂購信息

6.9 開關(guān)特性

T_A = +25°C 時(shí)的典型值，自然通風(fēng)工作溫度范圍內(nèi)的最小值和最大值，典型電源電壓，f_CLK = 12GHz，I_{FS_SWITCH} = 20.5mA，單音調(diào)振幅 = 0dBFS，啟用抖動(dòng)和 DEM，除非另有說明。

參數(shù)		測試條件	最小值	典型值	最大值	單位
JESD204C 串行器/解串器接口 [15:0]SRX-/+
f_SERDES	串行器/解串器比特率⁽⁴⁾		.78125		12.8	Gbps 的高速接口
UI	單位間隔		78.125		1280	ps
延遲
T_DAC	DAC 時(shí)鐘周期			1 / f_CLK		s
t_PD(RX)	串行器/解串器 RX 模擬傳播延遲	串行器/解串器 RX 模擬傳播延遲		215		ps
t_PDI	輸入時(shí)鐘上升沿交叉至輸出采樣交叉	輸入時(shí)鐘上升沿交叉至輸出采樣交叉		500		ps
t_DACLAT	從 SYSREF 上升沿到 DAC 輸出的數(shù)字路徑延遲		請(qǐng)參閱“XLS 計(jì)算器”
t_RELEASE	從 SYSREF 上升沿到彈性緩沖器釋放的延遲		請(qǐng)參閱“XLS 計(jì)算器”
t_RXIN	從 SERDES 輸入到彈性緩沖器釋放的延遲		請(qǐng)參閱“XLS 計(jì)算器”
t_{TXEN_OUTPUT}	TXENABLE 上升沿到 DAC 的數(shù)據(jù)輸出	FAST_TX_EN = 0		不盡相同⁽¹⁾		CLK 周期數(shù)
		FAST_TX_EN=1 和 QUIET_TX_DISABLE=0			93
		FAST_TX_EN=1 和 QUIET_TX_DISABLE=1			133
t_{TXEN_MUTE}	TXENABLE 下降沿至 DAC 輸出被靜音	QUIET_TX_DISABLE=0			93
t_{TXEN_MUTE}	TXENABLE 下降沿至 DAC 輸出被靜音	QUIET_TX_DISABLE=1			133
t_{TXEN_PW}	所需的 TXENABLE 脈沖寬度	FAST_TX_EN = 0⁽²⁾	102
t_{TXEN_PW}	所需的 TXENABLE 脈沖寬度	FAST_TX_EN = 1⁽³⁾	20
串行編程接口
F_{s_c}	串行時(shí)鐘頻率				15.625	MHz
F_{s_cts}	串行時(shí)鐘頻率溫度傳感器	TS_TEMP 寄存器讀取			1	MHz
t_p	串行時(shí)鐘周期		64			ns
t_PH	串行時(shí)鐘脈沖寬度高電平		32			ns
t_PL	串行時(shí)鐘脈沖寬度低電平		32			ns
t_SU	SDI 建立時(shí)間		30			ns
t_H	SDI 保持時(shí)間		3			ns
t_IZ	SDI 三態(tài)			3		ns
t_ODZ	SDO 被驅(qū)動(dòng)至三態(tài)	200fF 負(fù)載		5		ns
t_OZD	SDO 三態(tài)到被驅(qū)動(dòng)	200fF 負(fù)載		3		ns
t_OD	SDO 輸出延遲	200fF 負(fù)載		3		ns
t_CSS	SCS 設(shè)置		30			ns
t_CSH	SCS 保持		3			ns
t_RS	RESET 設(shè)置為串行時(shí)鐘	RESET 高電平	30			ns
t_RH	RESET 保持串行時(shí)鐘	RESET 高電平	30			ns
t_IAG	接入間隙		30			ns
快速重新配置 (FR) 接口
F_FRCLK	FRCLK 頻率				200	MHz
t_{FRCLK_P}	FRCLK 周期		5			ns
t_{FRCLK_PH}	FRCLK 脈沖寬度高電平		2			ns
t_FRCLK_{_PL}	FRCLK 脈沖寬度低電平		2			ns
t_{FRDI_SU}	FRDI 建立時(shí)間		1			ns
t_FRDI_{_H}	FRDI 保持時(shí)間		1			ns
t_{FRCS_SU}	FRCS 建立時(shí)間		1			ns
t_{FRCS_H}	FRCS 保持時(shí)間		1			ns
t_{FR_IAG}	接入間隙		1			ns

(1) 延遲取決于 JESD 鏈路啟動(dòng)所需的時(shí)間以及與模式相關(guān)的器件延遲。從延遲計(jì)算器電子表格中添加鏈路層啟動(dòng)時(shí)間和取決于模式的延遲 (T_{DAC_LAT})。

(2) 脈沖持續(xù)時(shí)間小于此值會(huì)產(chǎn)生未定義的行為。

(3) 脈沖持續(xù)時(shí)間小于此值可能不會(huì)對(duì)輸出產(chǎn)生影響。

(4) 2Gbps 以下時(shí)需要使用 8b/10b 編碼