3 說明

CDCE925 和 CDCEL925 是基于 PLL 的低成本、高性能、模塊化可編程時鐘合成器、倍頻器和分頻器。CDCE925 和 CDCEL925 最多可從單個輸入頻率中生成五個輸出時鐘。借助最多兩個獨立的可配置 PLL，可在系統內針對任何時鐘頻率（最高可達 230MHz）對每個輸出進行編程。

CDCEx925 具有單獨的輸出電源引腳 (V_DDOUT)，對于 CDCEL925，此引腳上的電壓為 1.8V，而對于 CDCE925，此引腳上的電壓為 2.5V 至 3.3V。

該輸入接受一個外部晶體或 LVCMOS 時鐘信號。如果使用了晶體輸入，對于大多數應用來說，一個片上負載電容器就足夠了。負載電容器的值可在 0pF 至 20pF 的范圍內進行編程。此外，還可以選擇片上 VCXO，從而使輸出頻率與外部控制信號（即 PWM 信號）同步。

深 M/N 分頻比允許從例如 27MHz 基準輸入頻率生成 0ppm 音頻/視頻、網絡（WLAN、BlueTooth、以太網、GPS）或接口（USB、IEEE1394、Memory Stick）時鐘。

所有 PLL 均支持 SSC（展頻時鐘）。SSC 可以是中心擴頻或向下擴頻時鐘，這是降低電磁干擾 (EMI) 的常用技術。

根據 PLL 頻率和分頻器設置，將自動調整內部環路濾波器元件以實現高穩定性，并優化每個 PLL 的抖動傳輸特性。

為了輕松實現器件自定義來滿足應用需要，該器件支持使用非易失性 EEPROM 進行編程。該器件預設為采用默認出廠配置，在安裝于印刷電路板 (PCB) 前，該器件可重新編程為不同的應用配置，或者通過系統內編程進行重新編程。所有器件設置均可通過 SDA/SCL 總線（一種二線制串行接口）進行編程。

三個可自由編程的控制輸入 S0、S1 和 S2 可用于選擇不同的頻率或更改 SSC 設置以降低 EMI，或用于其他控制功能，例如輸出禁用為低電平、輸出處于高阻抗狀態、斷電、PLL 旁路等。

CDCx925 在 1.8V 環境下工作，工作溫度范圍為 –40°C 至 85°C。

封裝信息

器件型號	封裝⁽¹⁾	封裝尺寸⁽²⁾
CDCEx925	PW（TSSOP，16）	5.00mm × 4.40mm

(1) 有關所有可用封裝，請參閱節 12。

(2) 封裝尺寸（長 × 寬）為標稱值，并包括引腳（如適用）。

典型應用原理圖