ZHCSTO2A August 2024 – December 2024 AMC0136
PRODUCTION DATA
如果缺少高側電源 (AVDD),則器件在輸出端提供恒定的邏輯 0 位流,DOUT 始終為低電平。圖 6-6 展示了此過程的時序圖。每 128 個時鐘脈沖不會生成 1,從而將此條件與有效的負滿標量程輸入區分開來。該特性有助于識別電路板上的高側電源問題。有關診斷數字位流的代碼示例,請參閱使用 C2000? 可配置邏輯塊 (CLB) 診斷 Δ-Σ 調制器位流 應用手冊。