ZHCSXJ8B December 2024 – June 2025 ADC3648 , ADC3649
PRODUCTION DATA
8.3.3 多芯片同步
該器件提供了一個選項來實現確定性延遲，從而簡化多個器件之間的同步，具體取決于工作模式：
- DDC 旁路模式：該器件本身已經具有確定性延遲。外部多芯片同步是通過匹配器件間的時鐘布線來實現的。但是，可以使用 SYSREF 信號來復位內部 RAMP 測試圖形。
- DDC 模式：與抽取濾波器相關的內部塊（時鐘分頻器、NCO 相位等）通過使用 SYSREF 信號復位為確定性狀態(tài)。外部多芯片同步則是通過匹配器件間的時鐘和 SYSREF 信號布線（藍線）來實現的，如圖 8-15 所示。
圖 8-15 2 個器件的同步示例GPIO0 引腳可配置為同步輸入。可以施加單個脈沖來實現多芯片同步，如圖 8-16 所示。
圖 8-16 時序：外部同步輸入SPI 寄存器映射中有多個不同的同步掩碼，可用于僅復位特定塊，例如 NCO 相位。
表 8-2 外部 SYSREF 配置的寄存器寫入示例
| ADDR | DATA | 說明 |
|---|---|---|
| 0x146 | 0x00 | 將引腳 GPIO0 配置為 SYSREF 輸入 |